Please disable Adblockers and enable JavaScript for domain CEWebS.cs.univie.ac.at! We have NO ADS, but they may interfere with some of our course material.

Goedel

Zum Entwickeln und Testen der Aufgaben stellen wir den Server goedel zur Verfügung. 
 
Server: goedel.cs.univie.ac.at 
CPUs: 8x AMD Opteron 
Speicher: 24GB 
Betriebsystem: Linux/Ubuntu 12.04.4 LTS 

Zugriff

via SSH/SCP/SFTP 
 
Account: aMatrikelnummer 
Passwort: wird via E-Mail zugesendet 

Software und Programmierumgebungen

Papi

/usr/local/lib/ 

ATLAS BLAS

/usr/local/atlas 

openblas

/usr/local/openblas/ 

lapack

usr/lib/liblapack.a 
/usr/lib/lapack/liblapack.a 
/usr/local/atlas-3.4.2/lib/liblapack.a 

MATLAB

/usr/local/MATLAB/ 

gcc C/C++/Fortran

Version 4.6.3 

Octave

Details

CPUs

Architecture:          x86_64
CPU op-mode(s):        32-bit, 64-bit
Byte Order:            Little Endian
CPU(s):                8
On-line CPU(s) list:   0-7
Thread(s) per core:    1
Core(s) per socket:    2
Socket(s):             4
NUMA node(s):          4
Vendor ID:             AuthenticAMD
CPU family:            15
Model:                 33
Stepping:              0
CPU MHz:               2191.128
BogoMIPS:              4382.25
L1d cache:             64K
L1i cache:             64K
L2 cache:              1024K
NUMA node0 CPU(s):     0,1
NUMA node1 CPU(s):     2,3
NUMA node2 CPU(s):     4,5
NUMA node3 CPU(s):     6,7
 
processor  : 0
vendor_id  : AuthenticAMD
cpu family  : 15
model    : 33
model name  : Dual Core AMD Opteron(tm) Processor 875
stepping  : 0
cpu MHz    : 2191.128
cache size  : 1024 KB
physical id  : 0
siblings  : 2
core id    : 0
cpu cores  : 2
apicid    : 0
initial apicid  : 0
fpu    : yes
fpu_exception  : yes
cpuid level  : 1
wp    : yes
flags    : fpu vme de pse tsc msr pae mce cx8 apic sep mtrr pge mca cmov pat pse36 clflush mmx fxsr sse sse2 ht syscall nx mmxext fxsr_opt lm 3dnowext 3dnow rep_good nopl extd_apicid pni lahf_lm cmp_legacy
bogomips  : 4382.25
TLB size  : 1024 4K pages
clflush size  : 64
cache_alignment  : 64
address sizes  : 40 bits physical, 48 bits virtual
power management: ts fid vid ttp
 
 
 
Memory Cache and TLB Hierarchy Information.
------------------------------------------------------------------------
TLB Information.
 There may be multiple descriptors for each level of TLB
 if multiple page sizes are supported.
 
L1 Instruction TLB:
 Page Size:           4096 KB
 Number of Entries:      4
 Associativity:       Full
 
L1 Data TLB:
 Page Size:           4096 KB
 Number of Entries:      4
 Associativity:       Full
 
L1 Instruction TLB:
 Page Size:           2048 KB
 Number of Entries:      8
 Associativity:       Full
 
L1 Data TLB:
 Page Size:           2048 KB
 Number of Entries:      8
 Associativity:       Full
 
L1 Instruction TLB:
 Page Size:              4 KB
 Number of Entries:     32
 Associativity:       Full
 
L1 Data TLB:
 Page Size:              4 KB
 Number of Entries:     32
 Associativity:       Full
 
L2 Instruction TLB:
 Page Size:              4 KB
 Number of Entries:    512
 Associativity:          4
 
L2 Data TLB:
 Page Size:              4 KB
 Number of Entries:    512
 Associativity:          4
 
 
Cache Information.
 
L1 Data Cache:
 Total size:            64 KB
 Line size:             64 B
 Number of Lines:     1024
 Associativity:          2
 
L1 Instruction Cache:
 Total size:            64 KB
 Line size:             64 B
 Number of Lines:     1024
 Associativity:          2
 
L2 Unified Cache:
 Total size:          1024 KB
 Line size:             64 B
 Number of Lines:    16384
 Associativity:         16
Letzte Änderung: 04.03.2015, 15:54 | 439 Worte